คุณกำลังติดตาม
มีข้อผิดพลาดติดตามผู้ใช้
ผู้ใช้รายนี้ไม่อนุญาตให้ติดตามได้
คุณได้ติดตามผู้ใช้รายนี้อยู่ก่อนแล้ว
แพ็กเกจสมาชิกของคุณให้สิทธิคุณติดตามได้ไม่เกิน0 คน เท่านั้น อัปเกรดแพ็กเกจสมาชิกได้ที่นี่
เลิกติดตาม สำเร็จแล้ว
มีข้อผิดพลาดในการเลิกติดตามผู้ใช้
คุณได้แนะนำ
มีข้อผิดพลาดในการแนะนำผู้ใช้
มีบางอย่างผิดพลาด โปรดรีเฟรชหน้าแล้วลองอีกครั้ง
ยืนยันอีเมลเรียบร้อยแล้ว
vijayawada,
india
ตอนนี้เป็นเวลา 8:15 หลังเที่ยง ที่นี่
เข้าร่วม เมษายน 30, 2012
0
การแนะนำ
Avinash V.
@avinash2000
0.0
0.0
0%
0%
vijayawada,
india
N/A
ทำงานสำเร็จ
N/A
อยู่ในงบประมาณ
N/A
เสร็จตามกำหนด
N/A
อัตราการจ้างซ้ำ
DESIGN ENGINEER EXPERTISE IN VERILOG AND VHDL
ติดต่อ Avinash V. เกี่ยวกับงานของคุณ
เข้าสู่ระบบเพื่อหารือเกี่ยวกับรายละเอียดผ่านการแชท
รีวิว
บันทึกการเปลี่ยนแปลงแล้ว
ไม่มีบทวิจารณ์ที่นี่!
ประสบการณ์
Design Engineer
ส.ค. 2012 - ปัจจุบัน
1. Characterization of the standard cells,layout design.
2. Development of the verilog models on the customer request for the standard cells.
Assistan Systems Engineer
ก.ย. 2011 - ส.ค. 2012 (11 เดือน, 1 วัน)
Development of the verification Environment for the SOC 's.Good understanding of the UVM,System Verilog
Application Engineer
ก.ค. 2011 - ก.ย. 2011 (2 เดือน, 1 วัน)
Expert engineer in Verdi Verification Tool and Siloti
การศึกษา
M-Tech VLSI Design
(2 ปี)
B-Tech Electronics and Communication Engineering
(4 ปี)
ติดต่อ Avinash V. เกี่ยวกับงานของคุณ
เข้าสู่ระบบเพื่อหารือเกี่ยวกับรายละเอียดผ่านการแชท
การยืนยันตัวตน
ทักษะเด่น
ค้นหา freelancer ที่คล้ายกัน:
ค้นหาผลงานที่คล้ายกัน
ส่งคำเชิญเรียบร้อยแล้ว
ขอบคุณ! เราได้ส่งลิงก์สำหรับเครดิตฟรีให้คุณทางอีเมลแล้ว
เกิดข้อผิดพลาดขณะส่งอีเมลของคุณ กรุณาลองอีกครั้ง
ไม่สามารถคัดลอกไปยังคลิปบอร์ดได้ โปรดลองอีกครั้งหลังปรับเปลี่ยนการอนุญาต
คัดลอกไปยังคลิปบอร์ดแล้ว
กำลังโหลดตัวอย่าง
ได้รับอนุญาตสำหรับตำแหน่งทางภูมิศาสตร์
เซสชั่นการเข้าสู่ระบบของคุณหมดอายุและคุณได้ออกจากระบบแล้ว กรุณาเข้าสู่ระบบอีกครั้ง